二維材料元件是超越摩爾定律 (More than Moore) 發展關鍵，其中最大挑戰在於很難在二維材料表面沉積無孔洞 (pinhole-free) 介電層，因此台積電及陽明交大團隊與國研院儀科中心 ALD 聯合實驗室共同開發高覆蓋性原子層沉積 (Atomic Layer Deposition, ALD) 製程，成功製作有效氧化 (equivalent oxide thickness, EOT) 僅 1 奈米之二維材料元件；同時，利用 ALD 技術極佳 3D 結構沉積覆蓋特性，開發環繞閘極 (GAA) 架構下奈米薄板 (nanosheet) 二維材料電晶體，相關研究內容將於 2022 年 12 月國際電子元件大會 IEDM (IEEE International Electron Devices Meeting) 發表：

Paper #7.4, “Nearly Ideal Subthreshold Swing in Monolayer MoS2 Top-Gate nFETs with Scaled EOT of 1 nm,” T-E Lee and Y-C Su et al, TSMC/National Yang Ming Chiao Tung University/National Applied Research Laboratories

Paper #34.5, “First Demonstration of GAA Monolayer-MoS2 Nanosheet nFET with 410 μA/μm ID at 1V VD at 40nm Gate Length,” Y-Y. Chung et al, TSMC/National Yang Ming Chiao Tung University/National Applied Research Laboratories Taiwan

並分別由知名電子領域雜誌 eeNEWS 摘錄為 Technology News：

https://www.eenewseurope.com/en/tsmc-heads-below-1nm-with-2d-transistors-at-iedm/

https://www.eenewsanalog.com/en/iedm-tsmc-to-report-2d-nanosheet-transistor/

(圖片來源："Nearly Ideal Subthreshold Swing in Monolayer MoS2 Top-Gate nFETs with Scaled EOT of 1 nm,” T-E Lee and Y-C Su et al, TSMC/National Yang Ming Chiao Tung University/National Applied Research Laboratories)